Jeder Hersteller wendet seine eigenen Lösungen für die 3D-NAND-Flash-Architektur an, mit dem Ziel, einen möglichst kleinen und gleichzeitig möglichst großen Speicherknochen zu schaffen. Diese reichen von der logischen Skalierung, d. h. der Erhöhung der Bits pro Zelle, bis zur physischen Skalierung von NAND-Zellen und ganzen Chips, wobei der Schwerpunkt auf der proportionalen Verringerung der „xyz“-Dimensionen liegt, die sich auf das kartesische Koordinatensystem beziehen. Leider kommt es häufig vor, dass die Autoren der Kurzveröffentlichungen, in denen neue Entwicklungen bei der Herstellung innovativer 3D-NAND-Lösungen beschrieben werden, nur lakonische Hinweise auf die verwendete Chiparchitektur geben, was sehr schade ist.
Werfen wir also einen Blick auf die aktuellen Entwicklungen im 3D-TLC-NAND-Chipdesign. Beginnen wir jedoch mit einer Erinnerung an einige Schlüsselbegriffe, die für das Verständnis des restlichen Materials notwendig sind.
Peripherieschaltungen – Dies sind die CMOS (Complementary Metal Oxide Semiconductor)-Peripheriekomponenten des NAND-Chips und umfassen Seitenpuffer, Verstärker, Ladungspumpen, Steuerschaltungen usw.
NAND-Zellen-Array – eine mehrschichtige Struktur von Speicherzellen, die aus vertikal angeordneten Transistoren besteht [1].
Substrat – ein Bereich des Siliziums, in dem ein Mangel an Elektronen (p-Typ) oder ein Überschuss an Elektronen (n-Typ) herrscht.
Derzeit gibt es auf dem Markt drei Lösungen für die Anordnung der 3D-NAND-Flash-Chiparchitektur.
Der erste ist der CMOS-Außenwafer (CoA), in dem sich die Transistorchips neben einem Block mit NAND-Zellen befinden. Beide Abschnitte befinden sich auf einem leitenden Substrat. Dies ist die erste chronologische Technologie, die 2016 vorgestellt wurde. Sie wird derzeit sukzessive durch zwei andere, weiter unten beschriebene Technologien ersetzt. Der Grund für ihren allmählichen Rückzug ist mit bloßem Auge erkennbar. Die Fläche des gesamten NAND-„Stapels“ in den Dimensionen x und y ist zu groß im Vergleich zu den Dimensionen, die uns die nächsten beiden Technologien, CuA und CBA (WoW), bieten können. Die Abmessungen der Zellbasis sind einfach zu groß, und dieser Ansatz steht nicht im Einklang mit dem Trend zur Minimierung des gesamten Chips, um die Leiterplatte effizienter mit Chips zu nutzen.
Die zweite Lösung ist das CMOS under array (CuA) oder PuC [2] (Hynix) – hier wird das Substrat zusammen mit dem CMOS unter dem NAND-Array positioniert. Bei diesem Ansatz ist die Modulbasis (x- und y-Abmessungen) deutlich kleiner, so dass mehr Dice auf der PCBA des Geräts untergebracht werden können. [3] Die CuA-Architektur ist heute bei den Herstellern der beliebteste Ansatz für das Design von 3D-NAND-Chips.
Die dritte und technologisch neueste Lösung ist WoW – Wafer on Wafer (Xtacking -YMTC [4]) oder CBA (CMOS Bonded Array – Kioxia/WD [5]), bei der sich die Lithografien von CMOS-Chips und NAND-Zellen auf separaten Wafern befinden und in einem als „Wafer Bonding“ bezeichneten Prozess miteinander verbunden werden. Bislang wurde diese Technologie noch nicht in industriellen 3D-NAND-Chips eingesetzt.
Wie bereits erwähnt, ist die CoA-Technologie nicht mehr die gängige Lösung zur Optimierung der Größe von 3D-NAND-Würfeln. Die Hersteller konzentrieren sich auf CuA- und CBA-Architekturen (WoW). Es ist anzumerken, dass es sich hierbei nicht um ideale Lösungen handelt, die trotz ihrer vielen eindeutigen Vorteile auch ihre Grenzen haben.
CMOS Under Wafer ist zweifellos die wirtschaftlich vorteilhaftere Lösung, da ein einziger Wafer ausreicht, um NAND-Würfel mit dieser Technologie herzustellen. Andererseits ist die Herstellung nach dem CMOS Bonded Array (oder Wafer on Wafer) Ansatz mit höheren Kosten verbunden, da zwei Silizium-Wafer benötigt werden – einer für die CMOS-Lithographie und der andere für die NAND-Zellen.
Andererseits hat ein solches technologisches ‚Sandwich‘ einen wichtigen Vorteil: Durch die Trennung von CMOS und NAND wird die Wärme effektiv abgeleitet, so dass die CMOS-Qualität der NAND-Würfel nicht beeinträchtigt wird und der gesamte Chip eine bessere E/A-Geschwindigkeitsleistung erreichen kann.“ [6]
Abschließend ist es wichtig zu bedenken, dass die Auswahl des Typs der geeigneten 3D-NAND-Flash-Module für ein Gerät nicht immer auf der Grundlage der Bewertung des fertigen Materials, sondern auf der Grundlage der angewandten Produktionsmethode erfolgt. Daher legen wir bei Goodram Industrial großen Wert auf die Überprüfung der technologischen Fähigkeiten unserer Lieferanten und wählen ihre Komponenten unter Berücksichtigung der Anforderungen der Zielanwendung aus. Derzeit basieren unsere industriellen SSD-Lösungen auf 3D-TLC-Würfeln, die mit der führenden Technologie – CuA – hergestellt werden.
Quellen:
[1] https://goodram-industrial.com/technologia/metody-detekcji-i-korekcji-bledow-w-pamieciach-masowych/
[2] https://news.skhynix.com/nand-development-history/
[3] https://www.mdpi.com/2079-9292/10/24/3156
[4] https://www.ymtc.com/en/technicalintroduction.html
[5] https://apac.kioxia.com/en-apac/business/news/2023/20230330-1.html
[6] https://www.nxtbook.com/nxtbooks/ieee/mssc_fall2020/index.php?startid=58#/p/58
